| 업무내용/자격요건 |
[담당업무]
DV
∙ RTL 수준의 설계 및 검증
∙ UVM 환경을 통한 Design Verification
∙ 반도체 IP 설계 및 요소 IP 결합, 통합 SoC를 개발
∙ SOC/IP Design Verification
- SOC Architecture 및 IP Specification에 대한 이해를 바탕으로 기능 검증 수행
- SystemVerilog 등 HVL(Hardware Verification Language) 이용
- UVM 기반 검증 환경
[자격요건]
- 경력 제한 없음
∙ 공학전공 (석박사 우대)
∙ SOC/IP Design Verification
- RTL 설계 경험자 우대
[전형절차]
서류 - 1차면접 - 2차면접
[제출서류]
브레인센터 이력서 양식(사진포함) |